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    • 专利摘要:
    Ein Datenausgangstreiber zur Anwendung in einer Halbleiterspeichervorrichtung weist Folgendes auf: eine Pull-Up-Treibereinheit mit einer Anzahl N von Pull-Up-Einheitstreibern und einer Anzahl von N Pull-Up-Widerständen, welche durch ausgewählte Pull-Up-Steuersignale zum Pull-Up-Treiben des Ausgangsanschlusses in Abhängigkeit von einem Pull-Up-Datensignal einschaltbar ausgebildet sind; und eine Pull-Down-Treibereinheit mit einer Anzahl N von Pull-Down-Einheitstreibern und einer Anzahl von Pull-Down-Widerständen, welche durch ausgewählte Pull-Down-Steuersignale zum Pull-Down-Treiben des Ausgangsanschlusses in Abhängigkeit von einem Pull-Down-Datensignal einschaltbar ausgebildet sind, wobei jeder der von der Anzahl N von Pull-Up-Einheitstreibern die gleiche Treiberstärke aufweist und die Anzahl N von Pull-Up-Widerständen zwischen dem Ausgangsanschluss und der Anzahl N von Pull-Up-Einheitstreibern angeschlossen ist; und jeder der von der Anzahl N von Pull-Down-Einheitstreibern die gleiche Treiberstärke aufweist und die Anzahl N von Pull-Down-Widerständen zwischen dem Ausgangsanschluss und der Anzahl N von Pull-Down-Einheitstreibern angeschlossen ist.
    公开号:DE102004031452A1
    申请号:DE200410031452
    申请日:2004-06-29
    公开日:2005-03-24
    发明作者:Seong-Jong Ichon Yoo
    申请人:SK Hynix Inc；
    IPC主号:G11C7-10
    专利说明:
    [0001] Dievorliegende Erfindung betrifft eine Halbleitervorrichtung; und insbesondereeinen Datenausgangstreiber zur Verwendung in einer Halbleiterspeichervorrichtungmit der Fähigkeitzur Steuerung einer Ausgangsimpedanz.
    [0002] Eindynamischer Speicher mit freiem Zugriff (DRAM) ist beständig verbessertworden, um seine Verarbeitungsgeschwindigkeit zu erhöhen. Synchronisiereneines internen Taktsignals mit einem externen Taktsignal ist einsder Verfahren, eine Verarbeitungsgeschwindigkeit des DRAM zu verbessern.Das in Synchronisation mit dem externen Taktsignal betriebene DRAMwird als ein synchroner dynamischer Speicher mit freiem Zugriff(SDRAM) bezeichnet.
    [0003] DasSDRAM führteinen Datenzugriffsvorgang bei der Anstiegsflanke des externen Taktsignals aus.Das bedeutet, dass das SDRAM den Datenzugriffsvorgang einmal innerhalbeines Zyklus des externen Taktsignals ausführen kann.
    [0004] Einsolches SDRAM, welches den Datenzugriffsvorgang einmal innerhalbeines Zyklus des externen Taktsignals ausführt, wird speziell als einSingle Data Rate (SDR) SDRAM mit einfacher Datenrate bezeichnet.
    [0005] DasSDR SDRAM musste jedoch zur Verwendung in einem Hochgeschwindigkeitssystemverbessert werden. Daher wurde ein SDRAM mit doppelter Datenrate,ein Double Data Rate (DDR) SDRAM entwickelt. Das DDR SDRAM führt denDatenzugriffsvorgang bei einer Anstiegsflanke und bei einer Abstiegsflankedes externen Taktsignals aus. Das bedeutet, dass das DDR SDRAM denDatenzugriffsvorgang zweimal innerhalb eines Zyklus des externenTaktsignals durchführt.
    [0006] EinDouble Data Rate 2 (DDR2) SDRAM ist eine verbesserte Version desDDR SDRAM.
    [0007] ZurSteigerung einer Verarbeitungsgeschwindigkeit des DDR2 SDRAM sindneue Konzepte von einer internationalen Standardisierungsorganisationfür Elektronikvorgeschlagen worden, nämlich vondem Joint Electron Device Engineering Council (JEDEC). Eines dervorgeschlagenen neuen Konzepte ist eine Off-Chip-Driver (OCD) Kalibrierungssteuerung.
    [0008] DieOCD-Kalibrierungssteuerung bedeutet Einstellung einer Impedanz vonDatenausgangstreibern zum Aufweisen einer optimierten Datenausgangstreiberimpedanz.Die optimierte Datenausgangstreiberimpedanz kann gefunden werden,indem ein Strom gemessen wird, der von einer externen Vorrichtung,wie beispielsweise ein Chipsatz, zu dem Datenausgangstreiber fließt, odereine Spannung zwischen dem Chipsatz und dem Datenausgangstreibergemessen wird.
    [0009] Deshalbsollte das DDR2 SDRAM fürden oben beschriebenen Zweck eine Fähigkeit zur Einstellung derImpedanz von Datenausgangstreibern aufweisen.
    [0010] 1 ist ein Blockdiagramm,welches ein Dateninterface zwischen einem Chipsatz und einem herkömmlichenDDR SDRAM zeigt.
    [0011] Dasin 1 gezeigte Dateninterfacestellt in grober Weise dar, wie ein Datenzugriffsvorgang ausgeführt wird.
    [0012] Wiedargestellt empfängtdas herkömmliche DDRSDRAM eine Vielzahl von Steuersignalen, wie zum Beispiel ein ChipAuswahl Balkensignal/CS, ein Schreibfreigabe Balkensignal/WE, einTaktsignal CLK und ein Taktbalkensignal/CLK, von dem Chipsatz. DasherkömmlicheDDR SDRAM empfängt aucheine Vielzahl von Adresssignalen A0 bis A15. Das herkömmlicheDDR SDRAM empfängtzusätzlichDaten übereine Vielzahl von Datenausgangsanschlüssen DQ0 bis DQ15 oder gibtsie darüberaus.
    [0013] Jederder DatenausgangsanschlüsseDQ0 bis DQ15 weist einen Datenausgangstreiber 20 und einenEingabe- bzw. Eingangspuffer 30 auf.
    [0014] DasherkömmlicheDDR SDRAM empfängt einData Strobe Signal DQS und dessen invertiertes Signal, nämlich einData Strobe Balkensignal/DQS übereinen Data Strobe Eingangsanschluss oder gibt es darüber aus.Das Data Strobe Signal DQS ändert wiederholtseinen Logikpegel währendder Datenzugriffsvorgang ausgeführtwird. Das herkömmliche DDRSDRAM richtet Eingabedaten unter Benutzung des Data Strobe SignalsDQS aus und überträgt die ausgerichtetenDaten in das Innere des DDR SDRAM.
    [0015] 2 ist ein schematischerSchaltplan, der den in 1 gezeigtenDatenausgangstreiber 20 darstellt.
    [0016] Wiegezeigt weist der Datenausgangstreiber 20 einen Pull-UpMOS-Transistor MP1, einen Pull-Down MOS-Transistor MN1, einen ersten Pull-UpWiderstand RUP1 und einen ersten Pull-Down Widerstand RDN1 auf.
    [0017] DerPull-Up MOS-Transistor MP1 empfängt einPull-Up Datensignal UP übersein Gate, um eine Leistungsversorgungsspannung VDD als ein DatenausgangssignalOUTPUT auszugeben. Der Pull-Down MOS-Transistor MN1 empfängt ein Pull-DownDatensignal DN übersein Gate, um eine Grund- bzw. Erdungsspannung VSS als das DatenausgangssignalOUTPUT auszugeben. Der erste Pull-Up Widerstand RUP1 und der erstePull-Down Widerstand RDN1 steuern die Amplitude des DatenausgangssignalsOUTPUT.
    [0018] EinBetrieb des in 2 gezeigtenDatenausgangstreibers 20 wird unten mit Bezug auf 1 und 2 beschrieben.
    [0019] Wenndas Pull-Up Datensignal UP als ein logischer LOW-Pegel aktiviertwird, wird der Pull-Up MOS-TransistorMP1 ein- bzw. durchgeschaltet und das Datenausgangssignal OUTPUTwird als ein logischer HIGH-Pegel ausgegeben. Andererseits wird derPull-Down MOS-TransistorMN1 eingeschaltet, wenn das Pull-Down Datensignal DN als ein logischerHIGH-Pegel aktiviertwird, und das Datenausgangssignal OUTPUT wird als ein logischer LOW-Pegel ausgegeben.
    [0020] Unterdessenwird von der Datenausgangstreiberimpedanz gefordert, dass sie verschiedene Werteaufweist, um in verschiedenen Systemen eingesetzt zu werden.
    [0021] 3 ist ein schematischerSchaltplan eines erweiterten Datenausgangstreibers 20A.Der in 3 gezeigte erweiterteDatenausgangstreiber 20A ist eine erweiterte Version desin 2 gezeigten Datenausgangstreibers 20.Der erweiterte Datenausgangstreiber 20A kann in dem herkömmlichen DDRSDRAM an Stelle des Datenausgangstreibers 20 verwendetwerden.
    [0022] Wiegezeigt weist der erweiterte Datenausgangstreiber 20A einenersten Pull-Up MOS-TransistorMP2, einen zweiten Pull-Up MOS-Transistor MP3, einen ersten Pull-DownMOS-Transistor MN2,einen zweiten Pull-Down MOS-Transistor MN3, einen zweiten Pull-UpWiderstand RUP2 und einen zweiten Pull-Down Widerstand RDN2 auf.
    [0023] Dererste und zweite Pull-Up MOS-Transistor MP2 und MP3 empfängt jeweilsein erstes Pull-Up Datensignal UP1 und ein zweites Pull-Up DatensignalUP2.
    [0024] Dererweiterte Datentreiber 20A empfängt beide, das erste und daszweite Pull-Up Datensignal UP1 und UP2 als aktivierte logische LOW-Pegeloder nur das erste Pull-Up Datensignal UP1 als ein aktivierter logischerLOW-Pegel, um Daten auf einem logischen HIGH-Pegel auszugeben.
    [0025] Ebensoempfängtder erweiterte Datentreiber 20A beide, das erste und daszweite Pull-Down Datensignal DN1 und DN2 als aktivierte logische HIGH-Pegeloder nur das erste Pull-Down Datensignal als ein aktivierter logischerHIGH-Pegel, um Daten auf einem logischen LOW-Pegel auszugeben.
    [0026] Dererweiterte Datentreiber 20A befindet sich in einem vollenBetriebsmodus, wenn er beide, das erste und das zweite Pull-Up DatensignalUP1 und UP2 zur Ausgabe der Daten auf einem logischen HIGH-Pegelempfängt,oder wenn er beide, das erste und das zweite Pull-Down DatensignalDN1 und DN2 zur Ausgabe der Daten auf einem logischen LOW-Pegelempfängt.Andererseits befindet sich der erweiterte Datentreiber 20A ineinem schwachen Betriebsmodus, wenn er das erste Pull-Up Datensignal UP1zur Ausgabe der Daten auf einem logischen HIGH-Pegel empfängt, oderwenn er das erste Pull-Down Datensignal DN1 zur Ausgabe der Daten aufeinem logischen LOW-Pegel empfängt.
    [0027] DerGrund fürdas Betreiben des erweiterten Datentreibers 20A in unterschiedlichenTreiberstärkemodi,dass heißtim vollen und im schwachen Modus, liegt darin, den Datenzugriffsvorgangmit einer höherenGeschwindigkeit bei geringem Leistungsverbrauch auszuführen.
    [0028] Wenneine Treiberstärkedes erweiterten Datentreibers 20A unnötigerweise zu stark ist, wirdeine Leistung übermäßig verbrauchtund es kann auf Grund eines zu hohen fließenden Stroms eine Störung auftreten.Deshalb wird der erweiterte Datentreiber 20A in unterschiedlichenTreiberstärkemodiin Abhängigkeitvon Systemen betrieben. Das bedeutet, dass der erweiterte Datentreiber 20A imvollen Betriebsmodus betrieben wird, wenn eine volle Treiberstärkeeigenschaftbenötigtwird, oder im schwachen Betriebsmodus betrieben wird, wenn eine schwacheTreiberstärkeeigenschaftbenötigtwird.
    [0029] Eswird jedoch gefordert, dass der erweiterte Datentreiber 20A inmehr unterschiedlichen Treiberstärkemodizur Anwendung in verschiedenen Systemen betrieben wird.
    [0030] Daherhat die JEDEC die OCD-Kalibrierungssteuerung zur Verwendung in demDD2 SDRAM wie oben beschrieben vorgeschlagen. Ein Datenausgangstreibermit der Fähigkeitder OCD-Kalibrierungssteuerung kann eine optimierte Datenausgangstreiberimpedanzfür eineHalbleiterspeichervorrichtung finden, bei der der Datenausgangstreiberzur Anwendung kommt, und die gefundene optimierte Datenausgangstreiberimpedanzals eine Impedanz des Datenausgangstreibers benutzen.
    [0031] Esist deshalb eine Aufgabe der vorliegenden Erfindung, einen Datenausgangstreiberzur Verwendung in einer Halbleiterspeichervorrichtung mit der Fähigkeitder Einstellung einer Ausgangsimpedanz des Datenausgangstreiberszu schaffen.
    [0032] In Übereinstimmungmit einer Ausführungsformder vorliegenden Erfindung ist ein Datenausgangstreiber vorgesehen,der seine Ausgangsanschlusstreiberstärke linear proportional zuder Anzahl von einer aktivierten Anzahl N von Pull-Up Steuersignalenund von einer Anzahl N von Pull-Down Steuersignalen erhöht, wobeier Folgendes aufweist: eine Pull-Up Treibereinheit mit einer AnzahlN von Pull-Up Einheitstreibern und einer Anzahl N von Pull-Up Widerständen, dievon ausgewähltenPull-Up Steuersignalen zum Pull-Up Treiben des Ausgangsanschlussesin Abhängigkeitvon einem Pull-Up Datensignal eingeschaltet sind; und eine Pull-DownTreibereinheit mit einer Anzahl N von Pull-Down Einheitstreibern undeiner Anzahl N von Pull-Down Widerständen, die von ausgewählten Pull-DownSteuersignalen zum Pull-Down Treiben des Ausgangsanschlusses inAbhängigkeitvon einem Pull-Down Datensignal eingeschaltet sind, wobei jederder Anzahl N von Pull-Up Einheitstreibern die gleiche Treiberstärke aufweist, unddie Anzahl N von Pull-Up Widerständenzwischen dem Ausgangsanschluss und der Anzahl N von Pull-Up Einheitstreibernangeschlossen ist; und jeder der Anzahl N von Pull-Down Einheitstreibern diegleiche Treiberstärkeaufweist, und die Anzahl N von Pull-Down Widerständen zwischen dem Ausgangsanschlussund der Anzahl N von Pull-Down Einheitstreibern angeschlossen ist.
    [0033] Dieobige Aufgabe und weitere Aufgaben und Eigenschaften der vorliegendenErfindung werden aus der folgenden Beschreibung von bevorzugtenAusführungenmit Bezugnahme auf die beigefügtenZeichnungen offenbar, von denen:
    [0034] 1 ein Blockdiagramm ist,welches ein Dateninterface zwischen einem Chipsatz und einem herkömmlichenDDR SDRAM darstellt;
    [0035] 2 ein schematischer Schaltplanist, der einen in dem herkömmlichenDDR SDRAM verwendeten Datenausgangstreiber zeigt;
    [0036] 3 ein schematischer Schaltplanist, der einen in dem herkömmlichenDDR SDRAM verwendeten erweiterten Datenausgangstreiber zeigt;
    [0037] 4 ein Blockdiagramm zeigt,das einen erfindungsgemäßen Datenausgangstreiberdarstellt, der in ein DDR2 SDRAM eingebracht ist;
    [0038] 5 ein Blockdiagramm ist,welches einen in 4 gezeigtenDatenausgangstreiber in Übereinstimmungmit der bevorzugten Ausführungsformder vorliegenden Erfindung darstellt;
    [0039] 6A und 6B Blockdiagramme zeigen, die jeweilseinen Pull-Up Treiber und einen Pull-Down Treiber darstellen, welche in demDatenausgangstreiber in Übereinstimmungmit der bevorzugten Ausführungsformder vorliegenden Erfindung eingebracht sind;
    [0040] 7A ein schematischer Schaltplanist, der einen der Pull-Up Einheitstreiber nach 6A darstellt;
    [0041] 7B ein schematischer Schaltplanist, der einen der Pull-Down Einheitstreiber nach 6B darstellt;
    [0042] 8A ein Blockdiagramm ist,das einen Pull-Up Treiber darstellt, der in dem Datenausgangstreiberin Übereinstimmungmit einer weiteren Ausführungsformder vorliegenden Erfindung eingebracht ist;
    [0043] 8B ein Blockdiagramm ist,das einen Pull-Down Treiber darstellt, der in dem Datenausgangstreiberin Übereinstimmungmit der weiteren Ausführungsformder vorliegenden Erfindung eingebracht ist;
    [0044] 9A und 9B schematische Schaltpläne sind,die jeweils die Pull-Up Treiber und die Pull-Down Treiber darstellen, die in demDatenausgangstreiber in Übereinstimmungmit der weiteren Ausführungsformder vorliegenden Erfindung eingebracht sind.
    [0045] Hiernachwird eine Halbleitervorrichtung in Übereinstimmung mit der vorliegendenErfindung im Detail mit Bezugnahme auf die beigefügten Zeichnungenbeschrieben.
    [0046] 4 ist ein Blockdiagramm,das einen erfindungsgemäßen Datenausgangstreiberdarstellt, der in ein DDR2 SDRAM eingebracht ist.
    [0047] Wiedargestellt weist die Datenausgabeeinheit einen Datenausgangstreiber 200 undeine OCD-Steuereinheit 300 auf.
    [0048] DerDatenausgangstreiber 200 empfängt ein erstes Pull-Up DatensignalUP1, ein zweites Pull-Up DatensignalUP2, ein erstes Pull-Down Datensignal DN1 und ein zweites Pull-DownDatensignal DN2 zur Ausgabe von Daten, indem ein Pull-Up oder ein Pull-DownVorgang des Ausgangstreibers 200 ausgeführt wird. Der Datenausgangstreiber 200 empfängt eineVielzahl von Pull-Up Steuersignalen OCDPU_70, OCDPU_80, ... undOCDPU_140 und eine Vielzahl von Pull-Down Steuersignalen OCDPD_70,OCDPD_80, ... und OCDPD_140, um seine Ausgangsimpedanz einzustellen.
    [0049] DieOCD-Steuereinheit 300 empfängt und dekodiert einen OCD-Kode,um die Vielzahl von Pull-Up und Pull-Down Steuersignalen OCDPU_70 bisOCDPU_140 und OCDPD_70 bis OCDPD_140 auszugeben.
    [0050] 5 ist ein Blockdiagramm,welches einen in 4 gezeigtenDatenausgangstreiber in Übereinstimmungmit einer bevorzugten Ausführungsform dervorliegenden Erfindung darstellt.
    [0051] Wiegezeigt weist der Datenausgangstreiber 200 einen Pull-UpTreiber 210, einen Pull-Down Treiber 220, einenPull-Up Widerstand RUP und einen Pull-Down Widerstand RDN auf.
    [0052] DerPull-Up Treiber 210 empfängt das erste und das zweitePull-Up Datensignal UP1 und UP2 zur Ausgabe eines DatenausgangssignalsOUTPUT als einen logischen HIGH-Pegel über einen Datenausgangs- bzw.Datenausgabeanschluss, das heißt einDQ-Pad. Der Pull-Up Treiber 210 empfängt auch die Vielzahl von Pull-UpSteuersignalen OCDPU_70 bis OCDPU_140, um eine Ausgangsimpedanzdes Datenausgangssignals OUTPUT einzustellen.
    [0053] DerPull-Down Treiber 220 empfängt das erste und das zweitePull-Down Datensignal DN1 und DN2 zur Ausgabe des Datenausgangssignals OUTPUTals einen logischen LOW-Pegel überden DQ-Pad. Der Pull-Down Treiber 220 empfängt ebenfallsdie Vielzahl von Pull-DownSteuersignalen OCDPD_70 bis OCDPD_140, um eine Ausgangsimpedanzdes Datenausgangssignals OUTPUT einzustellen.
    [0054] DiePull-Up und Pull-Down Widerstände RUPund RDN steuern eine Amplitude des Datenausgangssignals OUTPUT.
    [0055] DerPull-Up Treiber 210 wird in einem vollen Betriebsmodusoder in einem schwachen Betriebsmodus betrieben. Im vollen Betriebsmodusempfängt derPull-Up Treiber 210 beide, nämlich das erste und das zweitePull-Up Signal UP1 und UP2 und weist 100% Treiberstärke auf.Im schwachen Betriebsmodus empfängtder Pull-Up Treiber 210 nur das erste Pull-Up Signal UP1und weist ungefähr60% Treiberstärkeauf.
    [0056] Ingleicher Weise wird der Pull-Down Treiber 220 wird in demvollen Betriebsmodus oder in dem schwachen Betriebsmodus betrieben.Im vollen Betriebsmodus empfängtder Pull-Down Treiber 220 beide, nämlich das erste und das zweitePull-Down Signal DN1 und DN2 und weist die 100% Treiberstärke auf.Im schwachen Betriebsmodus empfängtder Pull-Down Treiber 220 nur das erste Pull-Down SignalDN1 und weist ungefähr60% Treiberstärkeauf.
    [0057] Zusätzlich empfangender Pull-Up Treiber 210 und der Pull-Down Treiber 220 dieVielzahl von Pull-Up und Pull-Down Steuersignalen OCDPU_70 bis OCDPU_140und OCDPD_70 bis OCDPD_140 jeweils, um die Ausgangsimpedanz einzustellen,das bedeutet eine Treiberstärkedes Datenausgangssignals OUTPUT.
    [0058] 6A und 6B sind Blockdiagramme, die jeweils denPull-Up Treiber 210 und den Pull-Down Treiber 220 darstellen,welche in dem Datenausgangstreiber 200 in Übereinstimmungmit der bevorzugten Ausführungsformder vorliegenden Erfindung eingebracht sind.
    [0059] Wiedargestellt weist der in 6A gezeigte Pull-UpTreiber 210 eine Anzahl N von Pull-Up Einheitstreibern 210_1 bis 210_N undeine Anzahl N von Pull-Up Widerständen RU1 bis RUN auf.
    [0060] DiePull-Up Einheitstreiber 210_1 bis 210_N empfangenjeweils eine Anzahl N von Pull-Up Steuerkodes OCDPU1 bis OCDPUNund sind jeweils mit den Pull-Up Widerständen RU1 bis RUN verbunden. Jederder Pull-Up Einheitstreiber 210_1 bis 210_N empfängt einPull-Up Datensignal UP und weist die gleiche Treiberstärke auf.
    [0061] DerPull-Up Treiber 210 führtfür dasDatenausgangssignal OUTPUT einen Pull-Up Vorgang aus, und die Treiberstärke istdurch die Anzahl von aktivierten Signalen unter den Pull-Up Steuerkodes OCDPU1bis OCDPUN festgelegt.
    [0062] Ingleicher Weise weist der Pull-Down Treiber 220 eine AnzahlN von Pull-Down Einheitstreibern 220_1 bis 220_N undeine Anzahl N von Pull-Down Widerständen RD1 bis RDN auf.
    [0063] DiePull-Down Einheitstreiber 220_1 bis 220_N empfangenjeweils eine Anzahl N von Pull-DownSteuerkodes OCDPD1 bis OCDPDN und sind jeweils mit den Pull-DownWiderständenRD1 bis RDN verbunden. Jeder der Pull-Down Einheitstreiber 220_1 bis 220_N empfängt einPull-Down Datensignal DN und weist die gleiche Treiberstärke auf.
    [0064] DerPull-Down Treiber 220 führtfür dasDatenausgangssignal OUTPUT einen Pull-Down Vorgang aus, und dieTreiberstärkeist durch die Anzahl von aktivierten Signalen unter den Pull-DownSteuerkodes OCDPD1 bis OCDPDN festgelegt.
    [0065] 7A ist ein schematischerSchaltplan, der einen der Pull-Up Einheitstreiber nach 6A darstellt.
    [0066] Wiegezeigt weist ein erster Pull-Up Einheitstreiber 210_1 einenersten Pull-Up PMOS-TransistorMP4 und einen zweiten Pull-Up PMOS-Transistor MP5 auf.
    [0067] Dererste PMOS-Transistor MP4 wird durch das Pull-Up Datensignal UPeingeschaltet, um dadurch eine Leistungsversorgungsspannung VDDauf den DQ-Pad zu übertragen.Der zweite PMOS-Transistor MP5 wird durch das OCDPU1 eingeschaltet, umdadurch die Leistungsversorgungsspannung VDD auf den DQ-Pad zu übertragen.
    [0068] 7B ist ein schematischerSchaltplan, der einen der in 6B gezeigtenPull-Down Einheitstreiber darstellt.
    [0069] Wiegezeigt weist ein erster Pull-Up Einheitstreiber 220_1 einenersten Pull-Down NMOS-TransistorMN4 und einen zweiten Pull-Down NMOS-Transistor MN5 auf.
    [0070] Dererste NMOS-Transistor MN4 wird durch das Pull-Down Datensignal DNeingeschaltet, um dadurch eine Grundspannung VSS auf den DQ-Padzu übertragen.Der zweite NMOS-TransistorMN5 wird durch das OCDPD1 eingeschaltet, um dadurch die GrundspannungVSS auf den DQ-Pad zu übertragen.
    [0071] 8A ist ein Blockdiagramm,das den Pull-Up Treiber 210 darstellt, der in dem Datenausgangstreiber 200 in Übereinstimmungmit einer weiteren Ausführungsformder vorliegenden Erfindung eingebracht ist.
    [0072] Wiedargestellt weist der Pull-Up Treiber 210 eine Vielzahlvon Pull-Up Einheitstreibern 210_70, 210_80, ...und 210_130 und eine Vielzahl von Pull-Up Widerständen RU70,RU80, ... und RU130 auf. Hierbei ist ein paralleler Gesamtwiderstandder Vielzahl von Pull-Up WiderständenRU70 bis RU130 gleich dem des in 5 dargestelltenPull-Up Widerstands RUP.
    [0073] DiePull-Up Treiber 210_80 bis 210_130 empfangen jeweilsdie Pull-Up Steuersignale OCDPU_80 bis OCDPU_130 und der Pull-UpTreiber 210_70 empfängtdie Pull-Up Steuersignale OCDPU_70 und OCDPU_140, um die Ausgangsimpedanz,das heißtdie Treiberstärkedes Datenausgangssignals OUTPUT einzustellen. Die Treiberstärke desDatenausgangssignals OUTPUT wird durch die Anzahl von aktiviertenSignalen unter der Vielzahl von Pull-Up Steuersignalen OCDPU_70bis OCDPU_140 festgelegt.
    [0074] DiePull-Up Treiber 210_80 und 210_90 werden jeweilsdurch die Pull-Up Steuersignale OCDPU_80 und OCDPU_90 eingeschaltet,um dadurch einen Pull-Up Vorgang für das Datenausgangssignal OUTPUTin Abhängigkeitvon dem ersten Pull-Up Datensignal UP1 durchzuführen.
    [0075] DiePull-Up Treiber 210_100 und 210_130 empfangenjeweils die Pull-Up Steuersignale OCDPU_100 bis OCDPU_130, um dadurcheinen Pull-Up Vorgang fürdas Datenausgangssignal OUTPUT in Abhängigkeit von dem zweiten Pull-UpDatensignal UP2 durchzuführen.
    [0076] DerPull-Up Treiber 210_70 empfängt weder das erste Pull-UpDatensignal UP1 noch das zweite Pull-Up Datensignal UP2. Das Pull-UpSteuersignal OCDPU_70 ist immer als ein logischer HIGH-Pegel aktiviertund wird durch das Pull-Up Steuersignal OCDPU_140 eingeschaltet,um dadurch die Leistungsversorgungsspannung VDD mit dem DQ-Pad in Abhängigkeitvon dem Pull-Up Steuersignal OCDPU_70 zu verbinden.
    [0077] DerPull-Up Treiber 210 kann so modifiziert werden, dass derPull-Up Treiber 210_70 das zweite Pull-Up Datensignal UP2an Stelle des Pull-Up Steuersignals OCDPU_70 empfängt.
    [0078] DerPull-Up Treiber 210 wird im vollen Betriebsmodus oder imschwachen Betriebsmodus in Abhängigkeitvon dem ersten und dem zweiten Pull-Up Datensignal UP1 und UP2 betrieben.Das bedeutet, dass der Pull-Up Treiber 210 im schwachen Betriebsmodusmit ungefähr60% Treiberstärkebetrieben wird, wenn nur das erste Pull-Up Datensignal UP1 eingegebenist; und dass der Pull-Up Treiber 210 im vollen Betriebsmodusmit 100% Treiberstärke betriebenwird, wenn beide, nämlichdas erste und das zweite Pull-Up Datensignal UP1 und UP2 eingegebensind.
    [0079] 8B ist ein Blockdiagramm,das den Pull-Down Treiber 220 darstellt, der in dem Datenausgangstreiber 200 in Übereinstimmungmit der weiteren Ausführungsformder vorliegenden Erfindung eingebracht ist.
    [0080] Wiedargestellt weist der Pull-Down Treiber 220 eine Vielzahlvon Pull-Down Einheitstreibern 220_70, 220_80,... und 220_130 und eine Vielzahl von Pull-Down Widerständen RD70,RD80,... und RD130 auf. Hierbei ist ein paralleler Gesamtwiderstandder Vielzahl von Pull-Down Widerständen RD70 bis RD130 gleichdem des in 5 dargestelltenPull-Down Widerstands RDN.
    [0081] DiePull-Down Treiber 220_80 bis 220-130 empfangenjeweils die Pull-Down Steuersignale OCDPD_80 bis OCDPD_130 und derPull-Down Treiber 220_70 empfängt die Pull-Down SteuersignaleOCDPD_70 und OCDPD_140, um die Ausgangsimpedanz, das heißt die Treiberstärke desDatenausgangssignals OUTPUT einzustellen. Die Treiberstärke desDatenausgangssignals OUTPUT wird durch die Anzahl von aktiviertenSignalen unter der Vielzahl von Pull-Down Steuersignalen OCDPD_70 bisOCDPD_140 festgelegt.
    [0082] DiePull-Down Treiber 220_80 und 220_90 werden jeweilsdurch die Pull-Down Steuersignale OCDPD_80 und OCDPD_90 eingeschaltet,um dadurch einen Pull-Down Vorgang für das Datenausgangssignal OUTPUTin Abhängigkeitvon dem ersten Pull-Down Datensignal DN1 durchzuführen.
    [0083] DiePull-Down Treiber 220_100 und 220_130 empfangenjeweils die Pull-Down Steuersignale OCDPD_100 bis OCDPD_130, umdadurch einen Pull-Down Vorgang für das Datenausgangssignal OUTPUTin Abhängigkeitvon dem zweiten Pull-Down Datensignal DN2 durchzuführen.
    [0084] DerPull-Down Treiber 220 wird im vollen Betriebsmodus oderim schwachen Betriebsmodus in Abhängigkeit von dem ersten unddem zweiten Pull-Down Datensignal DN1 und DN2 betrieben. Das bedeutet,dass der Pull-Down Treiber 220 im schwachen Betriebsmodusmit ungefähr60% Treiberstärke betriebenwird, wenn nur das erste Pull-Down Datensignal DN1 eingegeben ist;und dass der Pull-Down Treiber 220 im vollen Betriebsmodusmit 100% Treiberstärkebetrieben wird, wenn beide, nämlichdas erste und das zweite Pull-Down Datensignal DN1 und DN2 eingegebensind.
    [0085] 9A und 9B sind schematische Schaltpläne, diejeweils die Pull-Up Treiber 210 und die Pull-Down Treiber 220 darstellen.
    [0086] MitBezugnahme auf 9A und 9B wird der Betrieb des Pull-UpTreibers 210 und des Pull-Down Treibers 220 unten beschrieben.
    [0087] Derin 9A dargestellte Pull-UpTreiber 210 empfängtdas erste und das zweite Pull-Up Datensignal UP1 und UP2, um imvollen oder schwachen Betriebsmodus wie oben erläutert betrieben zu werden.
    [0088] Wiein 9A gezeigt ist, weistder Pull-Up Treiber 210 die Vielzahl von Pull-Up Einheitstreibern korrespondierendzu der Vielzahl von jeweiligen Pull-Up Steuersignalen auf und weistebenfalls die Vielzahl von Pull-Up Widerständen RU1 bis RU7 auf, um dadurchdie Ausgangsimpedanz des Datenausgangssignals OUTPUT einzustellen.Der parallele Gesamtwiderstand der Vielzahl von Pull-Up Widerständen RU1bis RU7 ist gleich dem des in 5 dargestelltenPull-Up Widerstands RUP.
    [0089] Unterder Annahme, dass ein herkömmlicher Datenausgangstreiber100% Treiberstärkeaufweist, besitzt der in dem erfindungsgemäßen DDR2 SDRAM eingebrachteDatenausgangstreiber 200 eine Fähigkeit die Treiberstärke biszu 140% anzuheben. Die Treiberstärkevon 140% wird üblicherweise vonChipsatzherstellern und Herstellern von Halbleiterspeichervorrichtungenangenommen.
    [0090] Zudiesem oben beschriebenen Zweck ist der Pull-Up Treiber 210 mitachtundzwanzig PMOS-Transistoren ausgerüstet. Jeder der PMOS-Transistorenist zwischen der Leistungsversorgungsspannung VDD und dem DQ-Padangeschlossen. Die achtundzwanzig PMOS-Transistoren sind in vierzehnPaaren angeordnet. Folglich weist der Pull-Up Treiber 210 vierzehnPMOS-Transistorpaare, und jedes der vierzehn PMOS-Transistorpaareweist zwei PMOS-Transistoren mit 10% Treiberstärke auf.
    [0091] Jedervon der Vielzahl von Pull-Up Einheitstreibern 210_70 bis 210_130 weistzwei Paare der vierzehn PMOS-Transistorpaare auf, um eins von denersten und zweiten Pull-Up Datensignalen UP1 und UP2 und eins vonder Vielzahl von Pull-Up Steuersignalen OCDPU_70 bis OCDPU_140 zuempfangen. Zum Beispiel besteht der 210_80 wie in 9A gezeigt aus zwei Paarender vierzehn PMOS-Transistorpaare. Ein Paar dient zum Empfangen desersten Pull-Up Datensignals UP1 und das andere Paar dient zum Empfangendes OCDPU_80.
    [0092] Der 210_70 jedochempfängtweder das erste Pull-Up Datensignal UP1 noch das zweite Pull-Up Datensignal UP2.Der 210_70 empfängtzwei von der Vielzahl von Pull-Up Steuersignalen OCDPU_70 bis OCDPU_140,das heißtdas OCDPU_70 und OCDPU_140, da das OCDPU_70 immer als ein logischerLOW-Pegel wie oben beschrieben aktiviert ist.
    [0093] DiePull-Up Einheitstreiber 210_70 bis 210_130 sindjeweils mit den Pull-Up Widerständen RU70bis RU130 verbunden. Jeder der Pull-Up Widerstände RU70 bis RU130 ist an denDQ-Pad angeschlossen.
    [0094] Derparallele Gesamtwiderstand der Pull-Up Widerstände RU70 bis RU130 ist gleicheinem Widerstand vom DQ-Pad aus betrachtet, da ein vorher festgelegterStrom immer durch die Pull-Up Widerstände RU70 bis RU130 fließt.
    [0095] DerBetrieb des Pull-Down Treibers 220 ist der gleiche wieder des oben beschriebenen Pull-Up Treibers 210.
    [0096] Folglichkann der Datenausgangstreiber 200 gemäß der vorliegenden Erfindungdie von der JEDEC vorgeschlagene OCD-Kalibrierungssteuerung mitdem vollen Betriebsmodus und dem schwachen Betriebsmodus ausführen.
    [0097] Dievorliegende Anmeldung enthältden Gegenstand bezogen auf die koreanischen Patentanmeldung Nr.2003-58722, angemeldet im Koreanischen Patentamt am 25. August 2003,wobei deren gesamter Inhalt hier durch Bezugnahme aufgenommen ist.
    [0098] Während dievorliegende Erfindung mit Bezug auf die besonderen Ausführungsformenbeschrieben ist, ist es fürden Fachmann offensichtlich, dass verschiedene Änderungen und Modifikationen gemachtwerden können,ohne von dem Gedanken und von dem Bereich der in den folgenden Ansprüchen definiertenErfindung abzuweichen.
    权利要求:
    Claims (11)
    [1] Datenausgangstreiber, dessen Ausgangsanschlusstreiberstärke linearproportional zu der Anzahl von einer aktivierten Anzahl N von Pull-UpSteuersignalen und von einer Anzahl N von Pull-Down Steuersignalenerhöhbarausgebildet ist, wobei er Folgendes aufweist: eine Pull-UpTreibereinheit mit einer Anzahl N von Pull-Up Einheitstreibern undeiner Anzahl N von Pull-Up Widerständen, die von ausgewählten Pull-Up Steuersignalenzum Pull-Up Treiben des Ausgangsanschlusses in Abhängigkeitvon einem Pull-Up Datensignal eingeschaltet sind; und einePull-Down Treibereinheit mit einer Anzahl N von Pull-Down Einheitstreibernund einer Anzahl N von Pull-Down Widerständen, die von ausgewählten Pull-DownSteuersignalen zum Pull-Down Treiben des Ausgangsanschlusses inAbhängigkeitvon einem Pull-Down Datensignal eingeschaltet sind, wobei jederder Anzahl N von Pull-Up Einheitstreibern die gleiche Treiberstärke aufweist,und die Anzahl N von Pull-Up Widerständen zwischen dem Ausgangsanschlussund der Anzahl N von Pull-Up Einheitstreibern angeschlossen ist; undjeder der Anzahl N von Pull-Down Einheitstreibern die gleiche Treiberstärke aufweist,und die Anzahl N von Pull-Down Widerständen zwischen dem Ausgangsanschlussund der Anzahl N von Pull-Down Einheitstreibern angeschlossen ist.
    [2] Datenausgangstreiber nach Anspruch 1, wobei der Pull-UpEinheitstreiber Folgendes aufweist: einen ersten Pull-Up PMOS-Transistor,der durch das Pull-Up Steuersignal zur Übertragung einer Leistungsversorgungsspannungan den Ausgangsanschluss einschaltbar ausgebildet ist; und einenzweiten Pull-Up PMOS-Transistor, der durch das Pull-Up Datensignalzur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist.
    [3] Datenausgangstreiber nach Anspruch 2, wobei der Pull-DownEinheitstreiber Folgendes aufweist: einen ersten Pull-DownNMOS-Transistor, der durch das Pull-Down Steuersignal zur Übertragungeiner Grundspannung an den Ausgangsanschluss einschaltbar ausgebildetist; und einen zweiten Pull-Down NMOS-Transistor, der durchdas Pull-Down Datensignal zur Übertragung derGrundspannung an den Ausgangsanschluss einschaltbar ausgebildetist.
    [4] Pull-Up Datentreiber, dessen Ausgangsanschlusstreiberstärke linearproportional zu der Anzahl von einer Anzahl N von aktivierten Pull-UpSteuersignalen erhöhbarausgebildet ist, wobei er Folgendes aufweist: eine Anzahl N-Lvon ersten Pull-Up Einheitstreibern, die jeweils von einer AnzahlN-L von Pull-Up Steuersignalen zum Pull-Up Treiben des Ausgangsanschlussesin Abhängigkeitvon einem ersten Pull-Up Datensignal einschaltbar ausgebildet sind; eineAnzahl L von zweiten Pull-Down Einheitstreibern, die jeweils voneiner Anzahl L von Pull-Up Steuersignalen zum Pull-Up Treiben desAusgangsanschlusses in Abhängigkeitvon einem zweiten Pull-Up Datensignal einschaltbar ausgebildet sind;und eine Anzahl N von Pull-Up Widerständen, die zwischen dem Ausgangsanschlussund der Anzahl N von ersten und zweiten Pull-Up Treibern angeschlossensind, wobei die Anzahl L von Pull-Up Steuersignalen keines der AnzahlN-L von Pull-Up Steuersignalen aufweist.
    [5] Pull-Up Datentreiber nach Anspruch 4, wobei jederder ersten Pull-Up Einheitstreiber Folgendes aufweist: einenersten Pull-Up PMOS-Transistor, der durch eins der Pull-Up Steuersignalezur Übertragungeiner Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist; und einen zweiten Pull-Up PMOS-Transistor,der durch das erste Pull-Up Datensignal oder durch das zweite Pull-UpDatensignal zur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist.
    [6] Pull-Up Datentreiber nach Anspruch 5, wobei jederder zweiten Pull-Up Einheitstreiber Folgendes aufweist: einendritten Pull-Up PMOS-Transistor, der durch eins der Pull-Up Steuersignalezur Übertragungeiner Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist; und einen vierten Pull-Up PMOS-Transistor,der durch das erste Pull-Up Datensignal oder durch das zweite Pull-UpDatensignal zur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist.
    [7] Pull-Down Datentreiber, dessen Ausgangsanschlusstreiberstärke linearproportional zu der Anzahl von einer Anzahl N von aktivierten Pull-DownSteuersignalen erhöhbarausgebildet ist, wobei er Folgendes aufweist: eine Anzahl N-Lvon ersten Pull-Down Einheitstreibern, die jeweils von einer AnzahlN-L von Pull-Down Steuersignalen zum Pull-Down Treiben des Ausgangsanschlussesin Abhängigkeitvon einem ersten Pull-Down Datensignal einschaltbar ausgebildet sind; eineAnzahl L von zweiten Pull-Down Einheitstreiber, die jeweils voneiner Anzahl L von Pull-Down Steuersignalen zum Pull-Down Treibendes Ausgangsanschlusses in Abhängigkeitvon einem zweiten Pull-Down Datensignal einschaltbar ausgebildet sind;und eine Anzahl N von Pull-Down Widerständen, die zwischen dem Ausgangsanschlussund der Anzahl N von ersten und zweiten Pull-Down Treibern angeschlossensind, wobei die Anzahl L von Pull-Down Steuersignalen keinesder Anzahl N-L von Pull-DownSteuersignalen aufweist.
    [8] Pull-Down Datentreiber nach Anspruch 7, wobei jederder ersten Pull-Down Einheitstreiber Folgendes aufweist: einenersten Pull-Down NMOS-Transistor, der durch eins der Pull-Down Steuersignalezur Übertragung einerLeistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist; und einen zweiten Pull-Down NMOS-Transistor,der durch das erste Pull-Down Datensignal oder durch das zweitePull-Down Datensignal zur Übertragung derLeistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist.
    [9] Pull-Down Datentreiber nach Anspruch 8, wobei jederder zweiten Pull-Down Einheitstreiber Folgendes aufweist: einendritten Pull-Down NMOS-Transistor, der durch eins der Pull-DownSteuersignale zur Übertragung derLeistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist; und einen vierten Pull-Down NMOS-Transistor,der durch das erste Pull-Down Datensignal oder durch das zweitePull-Down Datensignal zur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist.
    [10] Pull-Up Datentreiber, zur Anwendung in einer Halbleiterspeichervorrichtung,dessen Ausgangsanschlusstreiberstärke linear proportional zuder Anzahl von aktivierten Signalen unter ersten bis siebenten Pull-UpSteuersignalen erhöhbarausgebildet ist, wobei er Folgendes aufweist: einen erstenPull-Up Einheitstreiber mit einem ersten Pull-Up PMOS-Transistor,der durch ein erstes Pull-Up Datensignal zur Übertragung einer Leistungsversorgungsspannungan den Ausgangsanschluss einschaltbar ausgebildet ist, mit einemzweiten Pull-Up PMOS-Transistor, der durch das erste Pull-Up Steuersignalzur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist, und mit einem ersten Widerstand, der zwischen demAusgangsanschluss und dem ersten und zweiten Pull-Up PMOS-Transistorangeschlossen ist; einen zweiten Pull-Up Einheitstreiber miteinem dritten Pull-Up PMOS-Transistor, der durch das erste Pull-UpDatensignal zur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist, mit einem vierten Pull-Up PMOS-Transistor, derdurch das zweite Pull-Up Steuersignal zur Übertragung der Leistungsversorgungsspannungan den Ausgangsanschluss einschaltbar ausgebildet ist, und mit einemzweiten Widerstand, der zwischen dem Ausgangsanschluss und dem drittenund vierten Pull-Up PMOS-Transistor angeschlossen ist; einendritten Pull-Up Einheitstreiber mit einem fünften Pull-Up PMOS-Transistor,der durch ein zweites Pull-Up Datensignal zur Übertragung der Leistungsversorgungsspannungan den Ausgangsanschluss einschaltbar ausgebildet ist, mit einemsechsten Pull-Up PMOS-Transistor, der durch das dritte Pull-Up Steuersignalzur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist, und mit einem dritten Widerstand, der zwischendem Ausgangsanschluss und dem fünftenund sechsten Pull-Up PMOS-Transistor angeschlossen ist; einenvierten Pull-Up Einheitstreiber mit einem siebenten Pull-Up PMOS-Transistor,der durch das zweite Pull-Up Datensignal zur Übertragung der Leistungsversorgungsspannungan den Ausgangsanschluss einschaltbar ausgebildet ist, mit einemachten Pull-Up PMOS-Transistor, der durch das vierte Pull-Up Steuersignalzur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist, und mit einem vierten Widerstand, der zwischendem Ausgangsanschluss und dem siebenten und achten Pull-Up PMOS-Transistorangeschlossen ist; einen fünftenPull-Up Einheitstreiber mit einem neunten Pull-Up PMOS-Transistor,der durch das zweite Pull-Up Datensignal zur Übertragung der Leistungsversorgungsspannungan den Ausgangsanschluss einschaltbar ausgebildet ist, mit einemzehnten Pull-Up PMOS-Transistor, der durch das fünfte Pull-Up Steuersignal zur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist, und mit einem fünften Widerstand,der zwischen dem Ausgangsanschluss und dem neunten und zehnten Pull-UpPMOS-Transistor angeschlossen ist; einen sechsten Pull-Up Einheitstreibermit einem elften Pull-Up PMOS-Transistor, der durch das zweite Pull-UpDatensignal zur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist, mit einem zwölften Pull-UpPMOS-Transistor, der durch das sechste Pull-Up Steuersignal zur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist, und mit einem sechsten Widerstand, der zwischendem Ausgangsanschluss und dem elften und zwölften Pull-Up PMOS-Transistor angeschlossenist; einen siebenten Pull-Up Einheitstreiber mit einem dreizehntenPull-Up PMOS-Transistor,der durch das zweite Pull-Up Datensignal zur Übertragung der Leistungsversorgungsspannungan den Ausgangsanschluss einschaltbar ausgebildet ist, mit einemvierzehnten Pull-Up PMOS-Transistor, der durch das siebte Pull-UpSteuersignal zur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist, und mit einem siebten Widerstand, der zwischendem Ausgangsanschluss und dem dreizehnten und vierzehnten Pull-UpPMOS-Transistor angeschlossen ist.
    [11] Pull-Down Datentreiber, zur Anwendung in einer Halbleiterspeichervorrichtung,dessen Ausgangsanschlusstreiberstärke linear proportional zu derAnzahl von aktivierten Signalen unter ersten bis siebenten Pull-UpSteuersignalen erhöhbarausgebildet ist, wobei er Folgendes aufweist: einen erstenPull-Down Einheitstreiber mit einem ersten Pull-Down NMOS-Transistor,der durch ein erstes Pull-Down Datensignal zur Übertragung einer Leistungsversorgungsspannungan den Ausgangsanschluss einschaltbar ausgebildet ist, mit einemzweiten Pull-Down NMOS-Transistor, der durch das erste Pull-DownSteuersignal zur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist, und mit einem ersten Widerstand, der zwischen demAusgangsanschluss und dem ersten und zweiten Pull-Down PMOS-Transistor angeschlossenist; einen zweiten Pull-Down Einheitstreiber mit einem drittenPull-Down NMOS-Transistor,der durch das erste Pull-Down Datensignal zur Übertragung der Leistungsversorgungsspannungan den Ausgangsanschluss einschaltbar ausgebildet ist, mit einem viertenPull-Down NMOS-Transistor, der durch das zweite Pull-Down Steuersignalzur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist, und mit einem zweiten Widerstand, der zwischendem Ausgangsanschluss und dem dritten und vierten Pull-Down NMOS-Transistor angeschlossenist; einen dritten Pull-Down Einheitstreiber mit einem fünften Pull-DownNMOS-Transistor,der durch ein zweites Pull-Down Datensignal zur Übertragung der Leistungsversorgungsspannungan den Ausgangsanschluss einschaltbar ausgebildet ist, mit einem sechstenPull-Down NMOS-Transistor, der durch das dritte Pull-Down Steuersignalzur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist, und mit einem dritten Widerstand, der zwischendem Ausgangsanschluss und dem fünftenund sechsten Pull-Down NMOS-Transistorangeschlossen ist; einen vierten Pull-Down Einheitstreibermit einem siebenten Pull-Down NMOS-Transistor, der durch das zweite Pull-DownDatensignal zur Übertragung derLeistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist, mit einem achten Pull-Down NMOS-Transistor, derdurch das vierte Pull-Down Steuersignal zur Übertragung der Leistungsversorgungsspannungan den Ausgangsanschluss einschaltbar ausgebildet ist, und mit einemvierten Widerstand, der zwischen dem Ausgangsanschluss und dem siebentenund achten Pull-Down NMOS-Transistorangeschlossen ist; einen fünftenPull-Down Einheitstreiber mit einem neunten Pull-Down NMOS-Transistor, der durchdas zweite Pull-Down Datensignal zur Übertragung der Leistungsversorgungsspannungan den Ausgangsanschluss einschaltbar ausgebildet ist, mit einem zehntenPull-Down NMOS-Transistor, der durch das fünfte Pull-Down Steuersignalzur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist, und mit einem fünftenWiderstand, der zwischen dem Ausgangsanschluss und dem neunten undzehnten Pull-Down NMOS-Transistorangeschlossen ist; einen sechsten Pull-Down Einheitstreibermit einem elften Pull-Down NMOS-Transistor,der durch das zweite Pull-Down Datensignal zur Übertragung der Leistungsversorgungsspannungan den Ausgangsanschluss einschaltbar ausgebildet ist, mit einem zwölften Pull-DownNMOS-Transistor, der durch das sechste Pull-Down Steuersignal zur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist, und mit einem sechsten Widerstand, der zwischendem Ausgangsanschluss und dem elften und zwölften Pull-Down NMOS-Transistor angeschlossenist; einen siebenten Pull-Down Einheitstreiber mit einem dreizehntenPull-Down NMOS-Transistor,der durch das zweite Pull-Down Datensignal zur Übertragung der Leistungsversorgungsspannungan den Ausgangsanschluss einschaltbar ausgebildet ist, mit einemvierzehnten Pull-Down NMOS-Transistor, der durch das siebte Pull-DownSteuersignal zur Übertragungder Leistungsversorgungsspannung an den Ausgangsanschluss einschaltbarausgebildet ist, und mit einem siebten Widerstand, der zwischendem Ausgangsanschluss und dem dreizehnten und vierzehnten Pull-DownNMOS-Transistor angeschlossen ist.
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    同族专利:
    公开号 | 公开日
    TW200527429A|2005-08-16|
    US7068078B2|2006-06-27|
    KR20050022042A|2005-03-07|
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    KR100543197B1|2006-01-20|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-10-27| 8127| New person/name/address of the applicant|Owner name: MAGNACHIP SEMICONDUCTOR, LTD., CHEONGJU, KR |
    2006-01-12| 8127| New person/name/address of the applicant|Owner name: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR |
    2006-09-07| 8110| Request for examination paragraph 44|
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